英特爾：提升小晶片測試良率 數據分析整合成關鍵
（中央社記者鍾榮峰台北27日電）英特爾（Intel）技術總監張益興今天指出，整合在2.5D/3D封裝的小晶片（Chiplet）測試挑戰高，提高測試良率成為重點，數據分析為核心的智慧製造和機器學習扮演關鍵角色，且必須迅速縮短封裝、測試、數據分析三領域工程師之間的隔閡。
SEMI Taiwan國際半導體展將於28日起在台北南港展覽館登場，今天先進測試線上論壇率先起跑，英特爾技術總監張益興表示，測試分解形式的系統單晶片（SoC），就好像測試系統，內涵多元處理器核心、記憶體控制器、高速I/O介面等，這些裸晶可能來自不同的矽智財（IP）或是零組件設計，都需要經過測試。
張益興指出，這些小晶片（Chiplet）將會整合在2.5D/3D封裝，其中一個裸晶有缺陷，代表整個封裝堆疊都會無效，此外凸塊晶圓（bumping）尺寸越來越微小，銲錫微凸塊（micro-bump）和混合鍵合技術（hybrid bonding）非常複雜，測試工程師必須在有限的時間內提高測試良率，因此面對更多挑戰。
張益興表示，測試不僅只是成本議題，維持測試成本占整體製造成本比重低於5%，是基本要求，維持最佳測試量能和及時大量生產（time to volume）更是不二法門；因此測試本身不是主要考量，提高測試良率才是重點，裸晶測試良率提高，最後封裝的整體良率才會更高。
他指出，在晶圓測試端要求良好裸晶（KGD , Known Good Die）就成為系統單晶片測試的關鍵，以大數據（Big Data）和雲端運算（Cloud Computing）等數據分析為核心的智慧製造，才能提升小晶片複雜測試的良率表現。此外可預測性的數據分析和機器學習（machine learning），才能事先預期且診斷晶圓測試流程的可能風險。
張益興表示，測試和數據，已經成為半導體產品開發工程師的重要工作項目，先進3D IC封裝的測試挑戰度高，封裝、測試、數據分析這三領域工程師之間的隔閡，必須迅速地縮短彌合。（編輯：黃國倫）1101227
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